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Compuerta lógica digital AND en VHDL

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 Nombre : AND 

Forma característica 

Compuerta AND

Ecuación algebraica 

F=AB

Tabla de verdad  

Tabla Verdad de Compuerta AND

Código en VHDL utilizando un algoritmo funcional 

– Este programa describe el comportamiento funcional

– de una compuerta AND de dos entradas

– COMPUERTA AND

– Descripcion: Funcional

library IEEE;

use IEEE.std_logic_1164.all;

– Declaración de la entidad

entity com_and is

    port (

        A: in std_logic; — A, B son las entradas

        B: in std_logic;

        F: out std_logic  — F es la salida

    );

end com_and;

– Declaración de la arquitectura

architecture com_arch of com_and is

begin

 process (A,B) begin

   if (A=’1′ and B = ’1′) then

       F <= ’1′;

   else

       F <= ’0′;

   end if;

 end process;      

end com_arch;

Código en VHDL utilizando un algoritmo flujo de datos

– Este programa describe el comportamiento funcional

– de una compuerta AND de dos entradas

– COMPUERTA AND

– Descripcion: Flujo de datos

library IEEE;

use IEEE.std_logic_1164.all;

– Declaración de la entidad

entity com_and is

    port (

        A: in std_logic;  — A, B son las entradas

        B: in std_logic;

        F: out std_logic — F es la salida

    );

end com_and;

– Declaración de la arquitectura

architecture com_arch of com_and is

  begin

    F <= ’1′ when ( A = ’1′ and B = ’1′) else

         ’0′;     

end com_arch;

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